• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1980001859A1
    申请号:PCT/JP1980/000025
    申请日:1980-02-22
    公开日:1980-09-04
    发明作者:S Baba；S Sato；H Kikuchi
    申请人:Fujitsu Ltd；S Baba；S Sato；H Kikuchi；
    IPC主号:H03K19-00
    专利说明:
    [0001] 明 細 書 . 発明の名称
    [0002] '半導体集 ¾ [ϋ '路およ びその配線方法 ·
    [0003] 技術分野
    [0004] 本発 は半導体集積回路、 特に大規模集積回路お よ びこれを 自動的に設計するのに適した配線方法に 関する。
    [0005] 月 技
    [0006] 周知のよ う に 積回路 （ I c ) は益々大規獏化し つ ぁ 、 これに伴な つて I C の レ イ ア ウ トの単位 は ト ラ ン ジ ス タ では く ナ ン ド ゲ ー ト 、 フ リ ッ プ フ ロ ッ プな どの回路単位 （ セルとい う ） と し、 セ ル相 互間の接続を行う 、 いわゆる配線も グ リ ッ ド方式で 行って、 設計時に取扱う 情報量の減少、 処理の高速 化が図られている ο こ の グ リ ツ ド方式とい う のはレ ィ ア ウ ト 簡を、 I C—製作に し 料層をパ タ ー ニ ングする こ とができ る最小寸法よ も大き な 寸法例えば配線 ピ ッ チを間隔とする （ 実際にはその 縮尺倍した ものを間隔とする ） 縦， 横線で格子状に 区切 i 、 その縦 ， 横線上に配 '線パタ ー ンを画こ う と する も のである。 配線 ピ ッ チは、 1層 目力 2 層 目か とい う :線 ,層位.置、 お よ びア ル ミ ニ ウ ム 、 ポ リ シ リ コ ン 、 拡散層 どの配線材料に よ って異 ¾ 、 例え ばア ル ミ ニ ゥ ム で の第 1 層配線は許容最小線間隔が
    [0007] 1 0 m、 ポ リ シ リ コ ン で のそれ も 1 0 # m、 2 層 目 の
    [0008] ·¾υ Λ
    [0009] Ο ΡΙ WIPO アル ミ ニ ゥ ム配線のそれは とい う よ う る値を と る。 そこで従来のグ リ ッ ドは例えば横線間隔を 1 0 μ ηι、 縦線間隔を と した矩形網目 と している o こ のグ リ ッ ドを用いる と単に横線上に配線を示す線 を引 く だけで誤 ¾ く つま 確実に許容最小線間隔 を保持させて第 1 層配線パタ ー ンを画く こ とができ、 また縦線上に配線を示す線を引 く だけで誤 ]9 な く 第 2層配線パタ ー ンを画 く こ とができ、 このグ リ ッ ド を基に してマ ス ク を.作つ て集積回路の配線を フ ォ ト プ ロ セ ス等に よ 製作する こ とができ る o
    [0010] ダ リ ッ ドを用いる以前は作業者が配線パタ ー ンを 画 く のに縦線 ， 横線間隔が等しい正方形網 目の通常 の方眼紙を用いてお ]) 、 こ の方眼紙の縦， 横線上又 はそれらの線の間に配線を示す線を画き 、 例えば、 1/ 1 0 0 0に縮尺 （ 網 目が 1 間隔とする と これでパ タ ー ニ ン グ可能最小寸法にほ ^相当する l ju mまたは
    [0011] 0. 5 /i m単位とる る ） してマス クを作っていた。 この 方眼紙方式の場合は画かれた配線パタ 一 ンの相互間 隔が許容最小線間隔以上かを チェ ッ クする必要があ D 、 こ のチェ ッ ク作業は集積回路が大規模化すれば する程甚だ厄介 ¾ もの と る。
    [0012] '土'記グ リ ッ ド方式は この点極めて便利であ ] 、 配線 はグ リ ッ ド （ 縦， 横線 ） 上に画 く とい う ルールを守 ) さえすれば配線間隔は必らず許容最小線間隔以上 と ] 、 従って線間隔チェ ッ クは不要である o し従来のダ リ ッ ドでは例えば横線は第 1 層用、 縦線 は第 2 層用 と い う よ う に区別されている （ この よ う にする ど各層の許容最小線間隔の確保が簡単にでき る ） から第 1 図に示す よ う に セル 1 と セ ル 2 があ j 、 これらの間を通って配線するため配線 3 ， 4 ， 5 は部 分 a , b で折曲 し ければ ら 様な場合には、 部分 a で 1 層 目配線か ら 2層 目配線に変え、 部分 b
    [0013] で再び 1 層 目配線へ戻し、 こ の切換え部はス ル ー ホ — ルで連 ,務する と い う こ と にな る。 これは極めて' 雑であ ]) 、 必要面積も 大であ ] 、 歩留 ] も 低下する o 尤も 、 従来の グ リ ッ ド方式で も 同じ層に配線 3 , 4 ，
    [0014] 5 の如き X ， Y方向に折曲する配線を形成する こ と は可能であるが、 集積度の低下は避けられ ¾い。 即 ち配線 3 ， 4 ， 5を第 1 層に形成する とする と、 その 縦線部分ば第 2層 目 の許容最小 間隔と っ ていて 第 1 層 目 の-それよ ！) 大で-あ る 'から線間隔が必要以上 に広 く 、 ま たこの配線 3 ， 4 ， 5を第 2 層に形成する とする と 、 横線部分はグ リ ッ ドの隣接する横線上に 画 く と線間隔が不足するか ら横線 1 本置き に画く 必 要があ j 、 し力 しこれは本例では 1 0 i m X 2 と つ て必要 1 5 i m間隔よ ] 大と る つ て しま う 0
    [0015] こ う していずれに して も，配線の.縦ま たは横線部分で 間隔が大と ] 、 集積度の低下を招 く o
    [0016] ま た セ ル方式と した場合、 セ ル の大き さはグ リ ツ
    [0017] 'ド間隔の整数倍と し、 入力お よ び出力端子はセ ルを
    [0018] 一 O PI _
    [0019] WIFO - チ ッ プ内に配置した場合グ リ ッ ドの縦， 横線に整列 する様にするのが一般的であ る。 力ゝ る セ ル方式を 上記従来のグ リ ッ ドに適用する と、 縦， 横線間隔が 異 るから、 セ ル の向き を 9 0。回転させる （ 結線の 都合上等の理由によ 9 0° 回転させたい場合がよ. く 生じる ） と セ ルの端子がグ リ ッ ドの縦， 横線と整列 しな く な る といった問題が生じ る o これはレ イ ァゥ ト の 自 由度を減少させ、 更には集積度向上を制限す o
    [0020] 従来の方眼紙方式では、 網 目は正方形であるから 配線 3 , 4， 5 の如き X ， Y方向に折曲する配線を同 一層に形成して も 線間隔が必要以上に大に ¾ る こ と はな く 、 ま たセ ル 9 0°回転は任意に行え、 この際セ ル端子と縦， 横線が合わな く なる といった問題は生 じない o しかし前述の よ う に、 画いた配線パタ ー ン の線間隔をすベてチ ェ ッ ク しなければる ら い とい う 厄介な問題を有 し、 ま た レ イ ァ ゥ ト の 自 由度が大 きいだけにその処理は複雑で、 自動化が難しい o
    [0021] 発明の開示
    [0022] 本発明は、 従来の これらの方式の欠点を除き 、 し か も長所を取 入れた半導体集積回路およ びその配 線方法を提供する ものである。
    [0023] 本発明の 目 的は、 簡単な チ ェ ッ クに よ 配線間隔 を許容最小値にする こ とができ 、 しか も集積度を低 下させる こ と な く 同一層での配線の X ， Y方向折曲
    [0024] OMPI が可能と る る配線方法を提供する こ と にある o .
    [0025] 本発明の他の 目 的は、 この よ う ¾配線方法に よ ] 行われた配線に適 し、 かつ回路内での配置の 自 由度 が大き な セ ルを有する半導体集積回路を提供する こ と にあ る o
    [0026] これら本発明の 目 的は、 レ イ ア ウ ト 空間を製造ェ . 程でパタ ーニ ングす.る こ と ができ る最小寸法に対応 する長さ よ ] 大き' 間隔を もつ縦， 橫線群で格子.状 に区切 ] 、 その縦， 横 ;隸上に レ イ ァ ゥ ト の単.，位であ る各セ ル間の接続を行う ための配線パタ ー ン を画"き、 該パタ — ンに基づいて集積回路の配線を製作する グ リ ッ ド方式の配線方法において、 グ リ ッ ドの前記縦 線お よ び横線の間隔を、 重る る複数の配線層の整数 で表わ し得る最大の単位で表わ した互いに素で い 各.最小配線ピ ッ チ の最大公約数の寸法に選び、 これ
    [0027] ¾ © ¾に等しい間 · Ιΐ ο ， 横線上に同一層に ¾かれ るま たは異な る層に分けで置かれる.縦， 横配線のパ タ ー ンを画 く こ と 、 お よ びこの配線方法によ ] 作ら れる集積回路のセ ル において、 該セ ルの縦， 横寸法 を前記間隔の整数倍と し、 該セ ル の端子を前記縦， 橫線上の配線許容位置に整列させて設ける こ と によ
    [0028] ]9 達成される。
    [0029] 図面の簡単な説明
    [0030] 第 1 図は、 従来の配線方法を説明するための図、 第 2 図は、 本発明の配線方法を説明するための図、
    [0031] OMPI WIPO 第 3 図は セ ルの配置状態を説明するための陣、 第 4 図は 本発明のセ ルの一例を示す平面図、 第 5 図は 第 4 図に示したセ ル の等価回路図、 第 6 図は 第 4 図に示したセ ル 2 つを 9 0。異な ら せて配置した状態を示す図である o
    [0032] 発明を実施するための最良の形態
    [0033] 以下、 図面を参照 して本発明を実施するための最 良の形態を説明する o
    [0034] 第 2 図は、 本発明の配線方法を説明するための図 て ¾> る。
    [0035] 第 2 図で 10はグ リ ッ ドであ ！） 、 その縦線， 横線間 は同じであ ]9 、 正方形の網 目 を作る o この縦， 横線 間隔 dは、 第 1 層配線の許容最小 ピッ チが 1 0 i m、 第 2 層配線の許容最小 ピ ッ チが とする と、 こ れらの最大公約数である とする。 こ の よ う にす る と 第 1 層の配線は 1 本置き の縦， 横線上に画き、 第 2 層の配線は 2本置き の縦， .横線上に画く こ とで 簡単に許容最小線間隔を確保した第 1 , 第 2層配線 を画 く こ とができ る。 ま た配線 3 ， 4， 5の よ う に部 分 a ， b で直角に折曲する配線を画 く 場合も、 単に 1 本置き の縦， 横線上に図示の如 く 線を引 く （ 実際 には配線に幅があるか らその幅を持つ線を引か く てはな ら ¾いが図面では簡単化のため幅は省略して ある ） だけで第 1 層配線パタ ー ンを画 く こ とができ、 部分 a ， b は第 2 層 目 配線とする必要はな く な る o
    [0036] / WIPO 勿論こ の配線 3， 4， 5 を第 2 層に形成 して も よ く. 、 その場合はその縦， 横線部分と も グ リ ッ ドの縦， 横 線上に 2 本置き に、 配線パタ ー ン を画けばよ い 0 セ ル 1 ， 2 間には他の配線があ )) 、 配線 3， 4， 5は部 分 a ， b 間で該他の配線に交又する よ う 場合は配 線 3 〜 5 の部分 a ， b 間を第 層に形成する と よい
    [0037] ( セ ル 1 , 2 間の上記他の配線お よ び配線 3 〜 5 の 横方向部分は第 1 層にある と して ） が、 この場合は
    [0038] Mで示すよ う に配線 3 〜 5 の ^分 a ， b 間を縦線
    [0039] 2 '本置き に画けばよい。_
    [0040] この よ う に第 2 図の グ リ ッ ド方式では第 1 層配線 は縦， 横線 1 本置き 、 第 2 層配線は縦 ， 横線 2 本置 き とい う ル ー ルを守っ て配線ノ タ ー ンを画 く だけで, 各層の配線が許容最小間隔を保持してお かつ必要 以上に線間隔を大にせず従つて集積度の向上が可^能
    [0041] ¾配線バタ 一ン'を ¾ く と とができ る。 勿 、 セ ルの 端子と の接続その他の.条件でこれ以上の間隔を と つ て配線する こ と も 可能な こ とは言う ま で もるい o そ して画いた配線パ タ ー ン のチ エ ッ クは この 1 本置き 又は 2 本置き かとい う 規則に違反して、 す ぐ隣 ] の グ リ ッ ド又は 1本或いは 2本隣 ] の グ リ ッ ドを使つ ている..か否力 とい う こ と をチ ヱ ッ クするだけで よ く 従来の方眼紙方式の よ う に各配線 ピ ッ チが 1 0 A m又 は とい う 間隔を保持しているか否かのチ ェ ッ クは不要であ る o
    [0042] OMPI
    [0043] V IPO . これは実際問題と して大き な利点を も たらすも Qで あ る o 即ち この配線 ピ ッ チのチ ヱ ッ クは第 2 図の方 式では例えば各配線パ タ ー ン の横線部分を メ モ リ に 記憶 （ 各横線毎に、 その横線上の X座標をァ ド レ ス と して線があれば 1 ， ¾ければ 0 と して ） させ、 ま たその縦線部分を同様に メ モ リ に記憶させ、 各線分 の両側 （ 斜め方向 も 問題にる るので線分の両端の若 干前方を含めて ） の横線部分に線があるか即ち 1 が 記憶されているかをチ ェ ッ クする （ 記憶されてい ¾ ければ正常 ） こ と に よ ]) 行う （ 第 1 層配線について は ） こ とができ 、 このチ ヱ ッ クは比較的簡単である が、 方眼紙方式で こ のチ ェ ッ ク方式を と る と な る と、 微細な （ 上記の 5 m単位と 単位では 5 倍の差が ある ） 方眼の各縦線， 横線毎に線分の記憶を行わね ばな らず、 従って必要メ モ リ 容量は増大し .（上記例 では 2 5 ( 5 X 5 )倍と な る ）、 ま た間隔チ ェ ッ ク も 両 側の本例では第 1 ， 第 2 ， 第 3 ， 第 4 ， 第 5 の縦， 横線上に線が ¾いか否かを調べねば ¾ らず甚だ煩雑 て ¾> る 〇
    [0044] ま た集積回路では第 3 図のセ ル群 1 1 の よ う に他 のセ ル群 1 2， 1 3 とは 9 0 °回転させて配置した 方が結線上ま たはス ペ ー ス利用上等の点で好都合な こ とがある。 正方形格子を用いる本発明ではセ ル の 縦， 横寸法さえ格子間隔の整数倍に選んでおけばこ の 9 0 °回転は 自 由であ 、 回転させて も セ ル端子を
    [0045] Ο ΡΙ_
    [0046] WIFO 配線に簡単に整列させる こ とができ る o この点第 1 図の縦線間隔 と横線間隔が不等 従来グ リ ッ ドでは、 9 0。回転させたのではセ ル側辺が格子縦， 横線に合 わ く ] 、 またセ ル端子 も 配線と不整列 と ¾ つて しま う o
    [0047] 尤 も 、 第
    [0048] 上にま た第
    [0049] 守 ] さえづ
    [0050] を確保でき
    [0051] 全を期する
    [0052] 線上にのみ
    [0053] しこのため
    [0054] が分かれて
    [0055] ため同一層
    [0056] に線'間隔が
    [0057] 約言すれ
    [0058] 通性力 高い
    [0059] 自動化には
    [0060] ド方式は極
    [0061] ( 結線指令
    [0062] 付けたらそ
    [0063] タ ー （ 例え
    [0064] 線群を グ リ
    [0065] て共通に接
    [0066] ぶ方式 ） の 1 層、 縦線は第 2 層等、 レ イ ア ウ ト の 自 由度が小さ い欠点がある o 本発明は両者の長所を取入れ短所は ほ 捨てる こ とができ る よ う に したも のであ ]) 、 グ リ ッ ドの概念は保持しているので配線チ ェ ッ クが簡 単にでき 、 しかも 由度が高いので配線の複雑化、 集積度低下、 特性劣化を避ける こ とができ る。
    [0067] なお本発明ではグ リ ッ ドの間隔は各配線層の最小 配線 ピ ッ チに基いて定めるが、 最大公約数が極めて 小にな る よ う 場合は （ この場合は各層 と も 配線パ タ ー ンの間に多数の縦， 横線をお く 必要が生じる ） 最小配線 ピ ッ チを許容最小 ピ ッ チ よ ！） 大き く 使用に 便利な数値に して用いる、 例えば前記の許容最小ピ ッ チカ と でな 、 、 と 1 4 1 m従つ て最大公約数は という よ う な場合は一方の最小 配線 ピッ チを 1 4 A から 1 5 mに変更し、 最大公約数 は 5 A m とする等の適宜の処置を と る と よい o 更に配 線層が 3 層以上の場合それらのすべての最大公約数 でグ リ ッ ド ピ ッ チを決める o 具体的には前記の例で 第 3 の層の許容最小間隔が 1 0 mであればそれら 3 層の最大公約数と して のグリ ッ ドで行う こ とが 可能である o また配線層が 3 層以上の場合は当然そ れらの許容最小線間隔の最大公約数を グ リ ッ ド ピッ チ とするが、 この場合も 該 ピ ッ チが余 に小にな ら ¾い様に適当に調整する o
    [0068] 次に、 第 4 図にはこの配線方法に よ ] 作る半導体
    [0069] OMPI VV//IIPPOO 集積回路の セ ル の 一実施例を示す o
    [0070] この図で 1 0 は第 2 図に示したグ リ ッ ドであって 集積回路の第 1 層 ， 第 2層 … …各配線層の配線 ピ ッ チの最大公約数、 前記の例では第 1 層の配線 ピ ッ チ カ 10 π、 第 2層のそれが 1 5 A mに対して を間 隔とする o
    [0071] 2 0 は前記の 1 ， 2 と同様る セルで あ っ て、 その縦， 横寸法は正方形網 目 の グ リ ッ ド 1 0 の間隔 5 mc 整 数倍に選ぶ ο 本例ではこの セ ル 2 0 は縦が 5 X 18 ^， 横が 5 X 9 i m に選ばれる 0 このセ ル 2 0 は 2 入力の CMOSノ ア ゲー ト であっ て、 その等価回路は第 5 図 に示される。 この第 4 図と 第 5 図の各 FETQi Ck の ソ ー ス ， ド レ イ ン の対応関係を符号 s， C d…… で示す o Ii i lsは入力端、 OUTは出力端、 VDD， VSS は電源、 ， A2はポリ シ リ コ ンパタ ー ン 、 A3 〜 A5は ア ル ミ ニ ウ ム配線パ タ ー ン 、 斜線を付した矩形は コ ン タ.ク ト 窓である o この図に示すよ う にセ ル 2 0 の 各端子 I！ ， 12 ， OUT, VDD , Vss が設けられる位置はグ リ ッ ド上かつ配線可能位置 （ 上記の例で言えば第 1 層な ら 10 A m間隔、 第 2 層な ら 間隔を少な く と も保つ位置 ） である。 この よ う に してお く と セ ル 2 0 を 90°回転させて も セ ル側緣はグ リ ッ ドの縦， 横線 ^:整列 し、 ま た各端子は配線と整列する こ とが でき るから、 90°回転を何ら支障 ¾ く 、 簡単に行う こ とができ る。
    [0072] O PI
    [0073] , o 第 6 図は 9 0°回転させて配置したセ ル の例を示し、 2 1， 22は縦， 横に配置したセ ル 、 1 0 a， 1 0 bはグ リ ッ ドの縦線間隔お よ び横線間隔を示す o 本例では . セ ル 2 1 ， 2 2 は同じ寸法で共に長辺はグ リ ッ ド間隔 の 1 8 倍、 短辺はグ リ ッ ド間隔の 9 倍の長さを持つ。
    [0074] 2 1 a , 2 1 b , ， 2 2 a , 2 2 b , …… は端子で、 い ずれも 許容最小配線'間隔以上離してかつグ リ ッ ドの 縦， 横線に整列させて配列されている o 従って これ らは縦型， 横型の も の も、 グ リ ッ ド方式で製作され る配線 2 3 a， 2 3 b…… に容易 ， 確実に適合する o なお、 24 a , 2 4 b……は コ ン タ ク ト 窓である o また コ ン タ ク ト 窓 2 4 dで連結される配線 2 3 dは本例では 図面左側部分が第 2 層 ， 右側部分が第 1 層に設けら れる と している o
    [0075] お、 セ ル内の配線は必ずしも本発明の配線方法に 従う こ と な く 、 ダ リ ッ ドから外れた位置に配線を行 つて も よ ^ o
    [0076] ま た、 セ ル間の配線において、 その配線領域が広 く あいている領域に 1 本あ .るいは数本の、 本発明の配 線方法に従わない配線を設けて も、 その他'の大部分 の配線が本発明の配線方法に従って配線されている ものは本発明の範囲に含まれる o
    [0077] 以上詳細に説明 した よ う に本発明に よればレ イ ァ ゥ ト の簡素化， 自動化が図られる と共に、 設計の 自 由度が保持される の で、 レ イ ア ウ ト 用 D Aの進歩と
    [0078] OMPし 共に、 高集積度で高性能な大規模集積回路の製造を 容易と し、 その得られる効果は大き い も のがある o
    [0079] OMPI _ WIPO " «
    [0080] 、 y
    权利要求:
    Claims
    請 求 の 範 囲 - (1) レ イ ァ ゥ ト 空間を製造工程でパタ ー - ン グする
    こ とができ る最小寸法に対応する長さ よ j 大き
    間隔を もつ縦， 横線群で格子状に区切 、 その縦 横線上にレ イ ア ウ ト の単位である各セ ル間の接続 を行う ための配線パタ ー ンを画き、 該パ タ ー ンに 基づいて集積回路の配線を製作する グ リ ッ ド方式 の配線方法にお て、 グ リ ッ ドの前記縦線およ び 横線の間隔を、 重なる複数の配,線層の、 整数で表 わし得る最大の単位で表わ した互いに素で ¾い各 最少配線 ピ ッ チの最大公約数の寸法に選び、 これ らの共に等しい間隔の縦， 横線上に同一層に置か れるま たは異なる層に分けて置かれる縦， 横配線 のパタ ー ンを画 く こ と を特徵とする配線方法 o
    (2) 第 1 の配線層の最小配線 ピ ッ チの 1ノ 2 と第 2の
    配線層の最小配線 ピッ チの 1 Z 3 とを同じ値にして これを グ リ ッ ドの縦線 よ び横線の各間隔と し、 第 1 配線層の配線パタ ー ンは 1 つ置き の縦， 横線 上に、 第 2 配線層の配線パ タ ー ンは 2つ置き の縦 横線上に画 く こ と を特徵とする請求の範囲第 1 項 に記載の配線方法。
    (3) レ イ ア ウ ト 空間を、 製造工程でパ タ ー ユ ン グ可
    能る最小寸法に対応する長さ よ ] 大き く かつ集積 回路の各配線層の、 整数で表わ し得る最大の単位 で表わ した互いに素で い配線 ピ ッ チの最大公約
    Ο ΡΙ κ 数の寸法間隔を持つ縦線群およ び横線群で正方形 網 目 の格子状に区切 ] 9、 これ らの縦 ， 横線上に画 かれた縦 ， 横配線のパタ ― ンに基づいて形成され た配線と、 縦 ， 横寸法が前記間隔の整数倍であ ] 、 かつ端子が前記縦 ， 横線上の配線許容位置に整列 配置されて成るセ ルを有する こ とを特徵 とする半 導体集積回路。
    O PI
    應 0
    类似技术:
    公开号 | 公开日 | 专利标题
    US9871056B2|2018-01-16|Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
    USRE47095E1|2018-10-23|Semiconductor integrated circuit
    US9779200B2|2017-10-03|Methods for multi-wire routing and apparatus implementing same
    JP3063828B2|2000-07-12|集積回路の自動概略配線方法
    US6838713B1|2005-01-04|Dual-height cell with variable width power rail architecture
    US6473891B1|2002-10-29|Wire routing to control skew
    US7525132B2|2009-04-28|Semiconductor integrated circuit wiring design method and semiconductor integrated circuit
    US4254445A|1981-03-03|Discretionary fly wire chip interconnection
    US4161662A|1979-07-17|Standardized digital logic chip
    JP4786836B2|2011-10-05|配線接続部設計方法及び半導体装置
    TW486645B|2002-05-11|Method of automatic design, mask set for exposure, semiconductor integrated circuit device, method of manufacturing semiconductor integrated circuit device, and recording medium storing the program of automatic design
    US6519751B2|2003-02-11|Method and apparatus for accurate crosspoint allocation in VLSI area routing
    US5923060A|1999-07-13|Reduced area gate array cell design based on shifted placement of alternate rows of cells
    US4613941A|1986-09-23|Routing method in computer aided customization of a two level automated universal array
    US4668972A|1987-05-26|Masterslice semiconductor device
    US4924287A|1990-05-08|Personalizable CMOS gate array device and technique
    TWI279882B|2007-04-21|Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign
    US6525350B1|2003-02-25|Semiconductor integrated circuit basic cell semiconductor integrated circuit using the same
    US8969923B2|2015-03-03|Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning
    JP3179800B2|2001-06-25|半導体集積回路装置
    JP3577131B2|2004-10-13|ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル
    US6088518A|2000-07-11|Method and system for porting an integrated circuit layout from a reference process to a target process
    US5619062A|1997-04-08|Personalizable gate array devices
    US9009641B2|2015-04-14|Circuits with linear finfet structures
    AU2018200549B2|2019-12-05|Circuits with linear finfet structures
    同族专利:
    公开号 | 公开日
    EP0026233A1|1981-04-08|
    EP0026233A4|1983-04-25|
    US4412240A|1983-10-25|
    EP0026233B1|1986-08-27|
    DE3071715D1|1986-10-02|
    JPS55115353A|1980-09-05|
    JPS6330784B2|1988-06-21|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1980-09-04| AK| Designated states|Designated state(s): US |
    1980-09-04| AL| Designated countries for regional patents|Designated state(s): DE FR GB NL |
    1980-10-06| WWE| Wipo information: entry into national phase|Ref document number: 1980900436 Country of ref document: EP |
    1981-04-08| WWP| Wipo information: published in national office|Ref document number: 1980900436 Country of ref document: EP |
    1986-08-27| WWG| Wipo information: grant in national office|Ref document number: 1980900436 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP54022289A|JPS6330784B2|1979-02-27|1979-02-27||
    JP79/22289||1979-02-27||DE8080900436T| DE3071715D1|1979-02-27|1980-02-22|Semiconductor integrated circuit and wiring method therefor|
    [返回顶部]